Detalles de Intel 144

Intel comparte arquitecturas P- y E-Core en Hot Chips 2023.

En Hot Chips 2023, Intel reveló los primeros detalles detallados de sus futuros procesadores Xeon Sierra Forest y Granite Rapids de 144 núcleos, el primero compuesto por los nuevos núcleos E Sierra Glen de Intel, mientras que el segundo emplea los nuevos núcleos P Redwood Cove. . Los próximos chips Xeon de próxima generación se lanzarán en la primera mitad del próximo año con una nueva arquitectura basada en mosaicos que presenta chiplets de E/S duales en el proceso 'Intel 7' combinados con diferentes configuraciones de núcleos de computación grabados en el 'Intel 3'. proceso. Este diseño permite a Intel crear múltiples productos basados ​​en diferentes tipos de núcleos manteniendo la misma configuración subyacente. Sierra Forest y Granite Rapids ingresan a la plataforma Birch Stream con compatibilidad de socket, memoria, firmware y E/S que ofrece un proceso de validación de hardware optimizado. . También son interoperables con las mismas pilas de software, lo que permite a los clientes emplear cualquiera de los chips según sus necesidades. Intel afirma que el diseño basado en E-Core del Xeon Sierra Forest de próxima generación proporcionará una densidad de rack hasta 2,5 veces mejor y 2,4 veces más alta. rendimiento por vatio que sus chips Xeon de cuarta generación, mientras que Granite Rapids con tecnología P-Core proporcionará de 2 a 3 veces más rendimiento en cargas de trabajo de IA mixtas, en parte debido a una mejora de "hasta" 2,8 veces en el ancho de banda de la memoria. Vamos a sumergirnos.

Intel inicialmente pasó a una arquitectura basada en mosaicos (tipo chiplet) con sus procesadores Xeon Sapphire Rapids de cuarta generación, pero Sierra Forest y Granite Rapids aportan un nuevo nivel de desagregación al enfoque. Intel empleó un diseño de cuatro matrices con Sapphire Rapids. , y cada chip contiene una parte de las funciones de E/S relevantes, como memoria y controladores PCIe. Los nuevos procesadores desagregan completamente algunas funciones de E/S en dos chiplets HSIO separados grabados en el proceso Intel 7, lo que ofrece el mejor equilibrio entre costo, potencia y rendimiento para E/S, mientras que los núcleos de la CPU y los controladores de memoria residen por sí solos. Chiplets de computación dedicados.

Los dos troqueles HSIO se colocan en la parte superior e inferior del paquete del chip con uno a tres troqueles de cómputo en el centro, todos unidos con un número no especificado de interconexiones EMIB (Puente de interconexión de múltiples troqueles integrados) fusionadas dentro del sustrato y conectadas a una interconexión de troquel a troquel en cada extremo del puente. Los mosaicos de computación emplearán núcleos P de Redwood Cove (núcleos de rendimiento) para Granite Rapids o núcleos E de Sierra Glen para Sierra Forest; Intel no proporcionará modelos con ambos tipos. de núcleos en el mismo paquete. Los chips de cómputo vienen con el proceso Intel 3 habilitado para EUV que presenta bibliotecas de alta densidad que no estaban incluidas con el proceso Intel 4. Intel inicialmente retrasó sus Granite Rapids Xeons de 2023 a 2024 debido a que cambió el diseño de 'Intel 4' a 'Intel 3', pero los chips siguen según lo previsto para su lanzamiento en la primera mitad de 2024. Granite Rapids es lo que percibiríamos como un procesador de centro de datos Xeon tradicional: estos modelos vienen equipados únicamente con núcleos P que pueden ofrecer el rendimiento completo de las arquitecturas más rápidas de Intel. Cada P-core viene con 2 MB de caché L2 y 4 MB de L3. Intel aún no ha revelado el número de núcleos para Granite Rapids, pero sí reveló que la plataforma admite de uno a ocho sockets en un solo servidor. Mientras tanto, la línea E-core (núcleo de eficiencia) de Sierra Forest consta de chips con núcleos de eficiencia más pequeños. muy parecido a lo que vemos con los chips Alder y Raptor Lake de Intel, posicionándolos bien para competir con los procesadores Arm que son cada vez más frecuentes en el centro de datos. Los E-cores están organizados en clústeres de dos o cuatro núcleos que comparten un segmento de caché L2 de 4 MB y 3 MB de caché L3. Los procesadores equipados con E-Core vienen con hasta 144 núcleos y están optimizados para lograr la máxima eficiencia energética, eficiencia de área y densidad de rendimiento. Para los modelos de alto número de núcleos, cada chiplet de cómputo E-core tiene 48 núcleos. Sierra Forest puede instalarse en sistemas de uno o dos sockets y tiene un TDP "tan bajo como" 200 W. Independientemente del tipo de núcleo, cada unidad de cómputo contiene los núcleos, la caché L2 y L3, y el agente local de estructura y caché (CHA). . También albergan controladores de memoria DDR5-6400 en cada extremo del chip, con hasta 12 canales en total (1DPC o 2DPC) de memoria DDR estándar o la nueva memoria MCR que proporciona entre un 30 y un 40 % más de ancho de banda de memoria que los DIMM estándar. Como puede ver arriba, los chiplets de cómputo vendrán en diferentes tamaños según el modelo, y los productos de un solo chip de cómputo vendrán con un clúster de cómputo más grande. Intel también variará la cantidad de canales de memoria por chiplet de cómputo: aquí vemos tres controladores de memoria en el producto con un solo chiplet de cómputo, mientras que los diseños con dos o más chiplets de cómputo tienen dos controladores de memoria cada uno. La decisión de Intel de integrar estrechamente sus controladores de memoria en el chiplet de cómputo debería dar como resultado un rendimiento de memoria superior en algunas cargas de trabajo en comparación con los diseños EPYC de AMD, que emplean todos sus controladores de memoria en un chip de E/S central, agregando así latencia y puntos de discordia. Los procesadores comparten su caché L3 con todos los demás núcleos en lo que Intel llama una "malla lógicamente monolítica", pero también se pueden dividir en clústeres sub-NUMA para optimizar la latencia para ciertas cargas de trabajo. La malla une las porciones de caché L3 en un caché compartido unificado, que puede sumar más de medio gigabyte de capacidad total, casi 5 veces más grande que Sapphire Rapids. Cada límite de troquel admite más de TB/s de ancho de banda entre los troqueles. Combinados, los dos troqueles HSIO admiten hasta 136 carriles de PCIe 5.0/CXL 2.0 (dispositivos tipo 1, 2 y 3), hasta 6 enlaces UPI (144 carriles), y aceleradores de compresión, criptografía y transmisión de datos de manera similar a los motores de aceleración de Sapphire Rapids. Cada chip HSIO también incluye un circuito de control de energía que administra los chips de cómputo, aunque cada chiplet de cómputo también tiene su propio control de energía que puede operar de forma independiente cuando sea necesario. Intel ahora ha eliminado el requisito de un conjunto de chips (PCH), lo que permite que los procesadores se inicien automáticamente, de forma muy similar a los procesadores EPYC de AMD.

La microarquitectura de Sierra Glen está optimizada para lograr la mejor eficiencia en cargas de trabajo de rendimiento escalar, como entornos escalables, nativos de la nube y en contenedores. La arquitectura presenta clústeres de dos o cuatro núcleos, lo que permite a Intel ofrecer ciertos modelos con una mayor capacidad de caché L2 por núcleo y más rendimiento por núcleo (a través de una mayor entrega de energía para módulos de dos núcleos). Cada grupo central reside en el mismo dominio de reloj y voltaje. Los clústeres de E-core comparten un segmento de caché L2 de 4 MB y 3 MB de caché L3 compartido. Al igual que con las generaciones anteriores, cada E-core tiene un solo subproceso. Intel también duplicó el caché L1 a 64 KB y emplea un motor de decodificación de 6 anchos (doble de 3 anchos para mejorar la latencia y el consumo de energía), asignación de 5 anchos y retiro de 8 anchos. Los núcleos Sierra Glen no son compatibles con AMX o AVX-512, sino que dependerán de AVX10, pero Intel agregó soporte para BF16, FP16, AVX-IFMA y AVX-DOT-PROD-INT8.

La arquitectura Redwood Cove para los núcleos P ahora admite AMX con aceleración FP16, una adición clave que aumentará el rendimiento en las cargas de trabajo de inferencia de IA. Intel también duplicó la capacidad de la caché de instrucciones L1 a 64 KB para abordar mejor las cargas de trabajo de los centros de datos con mucho código. Redwood Cove también emplea captaciones previas optimizadas por software y un motor mejorado de predicción de ramas y recuperación errónea. Intel también mejoró el rendimiento de punto flotante al pasar de operaciones FP de 4 y 5 ciclos a 3 ciclos, lo que impulsa el IPC.

Una buena noticia para Intel es que la hoja de ruta del centro de datos de la compañía sigue por buen camino. Sierra Forest llegará al mercado en la primera mitad de 2024, seguido de Granite Rapids poco después.

Aquí podemos ver cómo se ve la hoja de ruta de Intel junto a la hoja de ruta del centro de datos de AMD. La actual batalla por el alto rendimiento continúa entre el EPYC Genoa de AMD, lanzado el año pasado, y el Sapphire Rapids de Intel, lanzado a principios de este año. Intel tiene su generación de actualización Emerald Rapids disponible en el cuarto trimestre de este año, que según la compañía vendrá con más núcleos y velocidades de reloj más rápidas, y ya lanzó sus CPU Xeon Max con HBM. AMD lanzó recientemente sus productos Genoa-X de 5 nm. El año que viene, el Granite Rapids de próxima generación de Intel se enfrentará al Turín de AMD. En el carril de la eficiencia, el Bergamo de AMD adopta un enfoque de núcleo pesado muy similar al de Sierra Forest al aprovechar los densos núcleos Zen 4c de AMD. Bérgamo ya está en el mercado, mientras que Sierra Forrest de Intel no llegará hasta la primera mitad de 2024. Los chips EPYC Turín de quinta generación de AMD se lanzarán antes de finales de 2024, pero la compañía no ha delineado su modelo Zen 4c de segunda generación. . Intel ahora tiene su Clearwater Forest de segunda generación con núcleo E en la hoja de ruta para 2025.

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Paul Alcorn es el editor jefe adjunto de Tom's Hardware US. Escribe noticias y reseñas sobre CPU, almacenamiento y hardware empresarial.

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